Lógica asíncrona

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La lógica asíncrona es un tipo de interacción de elementos lógicos de dispositivos digitales . Se diferencia del síncrono en que sus elementos actúan de forma asíncrona , no obedeciendo al generador de reloj global .

Descripción

Los circuitos asíncronos están controlados por dos señales: una solicitud , que se emite después de configurar las entradas, y una respuesta . Con respecto a un par de estas señales, el proceso transitorio en un circuito asíncrono está modelado por un elemento de retardo , cuyo valor es finito y desconocido de antemano. En los circuitos síncronos, las anomalías en el comportamiento dinámico (concursos y riesgos) se enmascaran mediante un generador de reloj. Para combatir anomalías en circuitos asíncronos se utiliza el mecanismo de indicación [1] , que fija los momentos de finalización de los procesos transitorios. La disponibilidad de las señales de indicación está determinada por los valores de los retrasos reales, que pueden variar y depender de las condiciones de funcionamiento del circuito (por ejemplo, de la temperatura). Físicamente, el indicador del final de los procesos transitorios en el circuito puede estar ausente, entonces su papel lo desempeñan códigos autosincrónicos especiales [2] [3] . Por lo tanto, en comparación con los circuitos síncronos, los circuitos asíncronos generalmente contienen más elementos lógicos. Las principales ventajas de los circuitos asíncronos frente a los síncronos son [4] [5] :

funcionamiento estable: sin fallas en ninguna de las posibles condiciones de funcionamiento;
operación segura - parada en el momento del mal funcionamiento de cualquier elemento;
la ausencia de períodos de tiempo de inactividad forzado en previsión del siguiente pulso de sincronización.

Los circuitos síncronos de casi cualquier nivel de complejidad se pueden implementar en FPGA relativamente baratos . Por el contrario, los circuitos estrictamente autosincrónicos imponen unos requisitos muy estrictos a la estructura interna de la FPGA [6] [7] y prácticamente la única solución es fabricar la FPGA por encargo [8] [9] [10] [11] . Sin embargo, vale la pena señalar los intentos de implementar circuitos asíncronos en ROM bipolar [12] [13] , PAL estándar (CPLD) [14] [15] y FPGA [16] [17] [18] . Dado que los FPGA estándar son dispositivos síncronos, es relativamente fácil construir circuitos adaptados a la latencia [19] [20] [21] y, más difícil, circuitos localmente síncronos (GALS) [22] en ellos . La mayoría de los FPGA estándar carecen de los medios para implementar árbitros. Una forma de sortear esta limitación se presenta en [16] . En el artículo [17] , para implementar un circuito estrictamente autosincrónico, se propone modificar la FPGA Atmel AT40K con un tamaño de celda unitaria muy fina (grano fino) [23] [24] .

Observaciones generales

Al diseñar dispositivos digitales, es habitual separar funcionalmente las unidades de operación y control. El bloque de operación es responsable del procesamiento de datos (ruta de datos [26] [27] ) y recibe comandos del bloque de control (ruta de control). En muchos aspectos, tal división es bastante arbitraria [4] . Algunos dispositivos, como el bus asíncrono, la interfaz de anillo, el árbitro jerárquico y el contador de módulo n, realizan poco o ningún procesamiento de datos, pero tienen algoritmos de control complejos. Otros dispositivos, como un banco de registros asíncrono o una ALU paralela de n bits, están diseñados para un procesamiento intensivo de datos, pero su control es bastante simple.
Los circuitos asíncronos, como cualquier circuito con memoria, requieren la especificación de condiciones iniciales. En la práctica, esto se hace aplicando un breve pulso de reinicio de la polaridad adecuada a los elementos de almacenamiento. Ver [28] para más detalles .
Para que los esquemas asíncronos funcionen correctamente, es necesario establecer el comportamiento del entorno externo. Un esquema que no es distributivo para un entorno puede ser distributivo para otro, secuencial para un tercero y no semimodular para un cuarto.

Modelos y clasificación de circuitos asíncronos

Un esquema asíncrono se puede considerar como una implementación de hardware de un programa distribuido en paralelo [4] . Para ejecutar dicho programa a tiempo, generalmente se necesita algún mecanismo, mientras que un esquema asíncrono no necesita este mecanismo. Los análogos de operadores y comandos en el esquema asíncrono son elementos lógicos, disparadores o módulos jerárquicos complejos. El papel de los datos intercambiados entre los elementos del circuito lo desempeña la conmutación de señales. Así, todos los eventos en el nivel del esquema están ordenados en el tiempo a través de relaciones de causa y efecto. El orden establecido por el desarrollador debe almacenarse en el esquema, es decir, generarse realmente, lo que finalmente asegura el correcto funcionamiento. En general, la clasificación de los circuitos autotemporizados es bastante compleja y ambigua [1] [34] . Sin embargo, existen al menos dos modelos bastante generales de tales circuitos con diferentes supuestos sobre el retardo en los elementos, cables y sus conexiones [35] [36] :

Modelo de retardo acotado (modelo de Huffman [37] ), que asume el máximo retardo de propagación de la señal en el circuito (peor caso). Para construir tales circuitos, debe introducir un retraso en el circuito de retroalimentación o usar la sincronización local. Por tanto, los circuitos construidos de acuerdo con el modelo de Huffman no son estrictamente autosincrónicos. Un ejemplo del uso del modelo de Huffman son varias variantes de microductos ( micropipelines ) con un retraso emparejado [38] [39] [40] [41] . En general, los modelos que no son de Huffman son modelos que utilizan lenguajes de especificación dinámica para el análisis o la síntesis formal. Es difícil imaginar dispositivos operativos de esta manera.
Modelo de retardo ilimitado al punto de bifurcación (modelo de Muller [ 42] [43] [44] ), que supone que la diferencia en el retardo del cable después de la bifurcación es menor que el retardo mínimo del elemento. Los esquemas construidos de acuerdo con el modelo Muller se dividen en varias clases:
- circuitos que no dependen de la velocidad ( circuitos SI independientes de la velocidad );
- esquemas semimodulares y/o distributivos ;
- Circuitos QDI cuasi-insensibles al retardo .

Los esquemas distributivos son un subconjunto de esquemas semimodulares, que a su vez son un subconjunto de esquemas SI. En la práctica, la clase de esquema SI es equivalente a la clase QDI. La teoría y los métodos para diseñar circuitos QDI están bien desarrollados y, por lo tanto, dichos circuitos son los más populares para su implementación.

Los sistemas asincrónicos complejos no pueden representarse sin ambigüedades ni por el modelo de Huffman ni por el modelo de Muller. Dichos sistemas se pueden construir como máquinas de estado asíncronas [45] [46] o, a gran escala, como conjuntos de microprocesadores asíncronos [47] [48] usando control de microprograma [49] [50] [51] [52] . Dichos kits están representados por las series K587 [53] [54] , K588 [55] y K1883 (U83x en la RDA ) [56] . Es aconsejable comenzar a aprender cómo diseñar circuitos autotemporizados secuenciales complejos implementando un procesador MC14500B simple de un solo bit y combinando dichos procesadores en una estructura informática [57] .

Condicionamiento fuerte (Y) y débil (OR)

En un nivel intuitivo, la causalidad en los circuitos asíncronos es la dependencia del orden de aparición de las señales de salida en el orden de aparición de las señales de entrada. Esta dependencia puede ser fuerte (AND) y débil (OR), lo que corresponde a esquemas con indicación completa (full indicación) y evaluación temprana (early Evaluation) [58] .

Supongamos que algún evento tiene dos causas: y . El condicionamiento and asume que ambos eventos deben ocurrir antes de que el evento pueda ocurrir . Así, en el caso de AND, cada causa precede fuertemente al resultado. Un análogo de tal comportamiento en sociología es el colectivismo y la asociación. En el caso del condicionamiento OR, un evento puede ocurrir después de cualquiera de los eventos o haber ocurrido (individualismo saludable). $x_{1}$ $x_{2}$ $x_{1}$ $x_{2}$ $y$ $z$ $x_{1}$ $x_{2}$

Así, en el caso OR, el resultado ocurre si al menos un evento del conjunto de causas débiles ha ocurrido. Para determinar cómo se comporta un evento después de que hayan ocurrido sus dos causas débiles , se introducen los conceptos de condicionamiento conjunto e incompatible [59] [60] (respectivamente, individualismo controlado e incontrolado). Para dos señales de entrada, el condicionamiento I se modela utilizando un disparador de histéresis (gatillo G, elemento C de Muller ) dado por la ecuación . El modelo de condicionalidad OR conjunta es un elemento OR inclusivo (OR inclusivo, EDLINCOR) [61] , que utiliza la salida de un disparador de histéresis y viene dado por la ecuación . El modelo de condicionamiento OR completamente inconsistente es un esquema basado en árbitros. $z$ $x_{1}$ $x_{2}$ ${\displaystyle y_{n}=x_{1}\cdot x_{2}+(x_{1}+x_{2})\cdot y_{n-1))$ $y_{n}$ ${\displaystyle z_{n}=x_{1}\cdot x_{2}+(x_{1}+x_{2})\cdot {\overline {y_{n))))$

Considere un circuito asíncrono que tiene un elemento OR de dos entradas (elemento AND de dos entradas). En la fase de borrado, el código 00 se establece en la entrada del elemento OR y el código 11 se establece en la entrada del elemento AND . En la fase de funcionamiento, las entradas cambiarán a 1 (0) una por una . Es necesario indicar ambos cambios, pero en el caso del condicionamiento OR, el proceso se desarrollará a lo largo de una entrada, y luego la segunda entrada se indica en alguna parte. En otras palabras, el proceso comienza a bifurcarse en el primer cambio de entrada, sin esperar al segundo, es decir sin sincronización con la segunda señal. Cuantos más elementos de este tipo, mayor es el paralelismo en el circuito. La sincronización de entradas es posible, pero no deseable, ya que sería un proceso diferente con menos paralelismo.

Existen dos métodos principales para modelar O acondicionar en redes de Petri (o STG). Una forma es alejarse de la representación explícita del paralelismo en el nivel de las transiciones de la red de Petri al nivel de la llamada semántica entrelazada (es decir, con elección en las trazas), manteniendo la seguridad 1 de la red de Petri. Otra forma es mantener la representación explícita del paralelismo, pero en este caso la red de Petri se convierte en no 1-seguro [60] . Por lo tanto, el condicionamiento OR se describe como una red de Petri insegura pero estable o segura pero inestable.

Ambos tipos de condicionamiento conducen a esquemas semimodulares. Sin embargo, en el caso del condicionamiento AND, estos esquemas son distributivos y, en el caso del OR, no son distributivos. Los esquemas distributivos se pueden construir a partir de elementos de un solo tipo (por ejemplo, NAND o NOR), mientras que los no distributivos requieren el uso de ambos tipos de elementos. En el caso de una red de Petri insegura pero estable, también es necesario lidiar con la acumulación de puntos en los vértices de la causalidad OR. Las metodologías DIMS y NCL, como cualquier otra metodología de indicación completa, tienen todas las ventajas y desventajas del condicionamiento AND. Los gráficos de transición de señal, en su forma más simple, también brindan una indicación completa. Los diagramas de cambio le permiten modelar el condicionamiento AND y OR conjunto, pero no pueden representar directamente procesos con conflictos o elecciones.

El teorema de conexión para circuitos semimodulares

Sean los circuitos y semimodulares con respecto a los estados y , respectivamente, y sea la salida del inversor del circuito . Abramos el nodo del circuito para que se formen una entrada y una salida . Supongamos que entre los estados a los que pueden ir los circuitos y desde y , están aquellos y en los que el valor de la señal en la entrada y salida del inversor coincide con y con, respectivamente. Retiramos el inversor del circuito para que se forme una entrada y una salida . Conéctate con y con . Se puede argumentar que el esquema resultante es semimodular con respecto al estado . Una prueba intuitiva del teorema se da en [1] . Una prueba matemática rigurosa se puede encontrar en [31] . Es importante señalar que la conexión de dos circuitos según el teorema requiere el cumplimiento de dos condiciones: 1) debe haber un inversor en uno de los circuitos y 2) la presencia de estados y . Estas condiciones no siempre se cumplen y, por lo tanto, ningún circuito semimodular puede combinarse en uno solo. En [2] se da una generalización del teorema para condiciones más suaves . Un caso particular de uso del teorema es aumentar la velocidad de contadores con acarreo secuencial [62] [63] [64] [65] . En el caso general, la aplicación del teorema da un circuito cualitativamente nuevo a partir de componentes conocidos, por ejemplo, una tubería en G-flip-flops + un flip-flop estático = un registro de desplazamiento asíncrono. $A$ $B$ $a$ $b$ $i$ $B$ $j$ $A$ $j_{1}$ $j_0$ $A$ $B$ $a$ $b$ $a'$ $b'$ $j_{1}$ $j_0$ $B$ $i_1$ $yo_{0}$ $yo_{0}$ $j_{1}$ $j_0$ $i_1$ ${\ estilo de visualización [a', b']}$ $a'$ $b'$

Línea de comunicación de dos hilos

Los circuitos síncronos simples se pueden interconectar casi sin problemas. Si no hay carreras de señales críticas en el circuito complejo resultante, será operable. La conexión de circuitos asíncronos es mucho más complicada, en el circuito complejo resultante se puede perder la propiedad de asincronía. El resultado de esto será una parada de trabajo, o viceversa, la generación de una ráfaga de pulsos. Si no considera el cable común, la señal del reloj al circuito síncrono se alimenta a través de un cable. También es posible conectar circuitos asíncronos por un cable [66] , pero para esto necesita usar un código especial autosíncrono en serie. En comparación con el código paralelo, esto significa un rendimiento más lento y costos adicionales de hardware. Para mejorar el rendimiento, puede representar el separador (spacer) con el tercer nivel de la señal [67] [68] . Esto también permite reducir la cantidad de cables (si no hay más de dos capas de metalización), pero no permite cambiar líneas de diferentes maestros a diferentes ejecutantes, es decir, no es adecuado para estructuras de bus. Dado que en las tecnologías modernas se utilizan de 7 a 14 capas de metalización, no tiene sentido ahorrar en cables de esta manera. Los dos hilos permiten el uso de un protocolo de comunicación de dos fases [69] [70] [71] . Este enfoque fue utilizado por primera vez por D. E. Maller para construir una microtubería estrictamente autosincrónica [70] . Cercano a este método está la Síntesis Minterm Insensible al Retardo (DIMS) [72] . La metodología Null Convention Logic (NCL) [73] también está destinada a la síntesis de microtuberías estrictamente autosincrónicas. A diferencia de DIMS, que usa elementos C, NCL usa flip-flops G de entrada múltiple llamados elementos de umbral y un código M-de-N autotemporizado. En algunos casos, esto le permite construir circuitos más simples. Tenga en cuenta que debido al uso de G-flip-flops, las microtuberías DIMS y NCL implementan solo el condicionamiento I [74] . En [75] [76] se analizan algunas formas de crear microcanalizaciones con condicionalidad OR . Los circuitos de microtuberías estrictamente autosincrónicos también se pueden sintetizar al compilar programas de lenguajes de alto nivel. Sin embargo, cabe esperar que los esquemas obtenidos de esta forma no sean óptimos. Por ejemplo, el sumador sintetizado en [77] es más complicado que el propuesto en [78] .

Primitivas asíncronas

La idea de usar primitivas para construir un circuito asíncrono es similar a la idea de un constructor. Los detalles de dicho constructor deben ser lo más genéricos posible [4] . Por regla general, se describen mediante fragmentos de redes de Petri estables y seguras [79] [44] . Las primitivas asíncronas más famosas son:

Registro de búfer

Propuesto por primera vez en [70] bajo el nombre de retraso de doble línea (ver también [71] [1] ) y es más conocido como medio búfer de condición débil, WCHB [80] .

Célula de David

Nombrado en honor al ingeniero francés René David, quien lo propuso por primera vez [81] . La implementación del transistor de la celda se denomina búfer de un lugar, cuyas generalizaciones se analizan en [1] [2] [3] [49] [82] [83] [84] .

Esquema de reingreso

Fue propuesto por primera vez en [1] y mejorado en [2] . La última opción se analiza en [3] y se conoce como circuito de uso múltiple , elemento D, elemento Q [ 87] y elemento S [30] [88] .

Disparador de conteo

También llamado toggle es un divisor de frecuencia por dos, que asegura la finalización de los transitorios. Las primeras versiones de alternar basadas en entradas invertidas se encuentran en [31] [94] [95] [96] . El diagrama de transición del circuito [94] se muestra en la fig. 5,31 en [2] . Se supone que el retraso de los inversores de entrada en todos estos esquemas es cero, y el elemento XOR o el elemento XNOR sirven como indicador. En [97] se da una variante de alternar usando puertas duales 1Y-2O-NO y 1O-2Y-NO . Tenga en cuenta que dicha implementación se conoce al menos desde 1971 [98] . Otra variante de alternar utilizando los mismos elementos y dos inversores se propone en [99] y se analiza en detalle en [100] . La implementación de alternar solo en elementos NAND (OR-NOT) [1] [2] a veces se denomina disparador de Harvard y se conoce desde al menos 1964 [101] . En [102] [103] [104] se dan circuitos compactos estáticos Harvard CMOS flip-flop , y en [105] un circuito con resistencias de carga . El esquema dinámico del disparador de conteo, donde el estado anterior se almacena en los tanques, se da en [106] . Tenga en cuenta que la mayoría de los flip-flops de conteo son circuitos secuenciales y, por lo tanto, solo se pueden implementar en elementos 2I-NOT. Hay, sin embargo, esquemas distributivos para contar disparadores. Por ejemplo, en [107] , un circuito distributivo y obviamente engorroso se describe en cuatro elementos lógicos y dos elementos C. Un ejemplo más exitoso es el esquema distributivo de un flip-flop JK en 2I-NOT. Combinando las entradas J y K, obtenemos un flip-flop de conteo.

La conexión en serie de los flip-flops de conteo da un contador de varios dígitos, en el que el número de operaciones de descarga es la mitad del número de operaciones de descarga . Para garantizar la independencia de los retrasos en dichos contadores, generalmente se utiliza un indicador de la finalización de los transitorios en todos los dígitos [1] . El esquema de contador de tuberías se propuso por primera vez en [1] , se patentó en [108] y se reimprimió en [2] . Las especificaciones y esquemas para contadores con tiempo de respuesta constante se dan en [109] [110] [97] . Además, en [97] , se proporciona un contador secuencial con un retraso de propagación de acarreo. En [111] se propuso un contador programable, en el que la interacción con el entorno se realiza a través del último bit. Debido a esto, se logra un tiempo de reacción constante entre la solicitud al mostrador y la respuesta. La respuesta que se recibe después de N solicitudes es una señal con una frecuencia dividida por N. $i$ $i-1$

Metodologías de diseño

Al diseñar un circuito asíncrono, debe hacer una suposición sobre los retrasos. La metodología de autosincronización utiliza la hipótesis de Muller con respecto a los retrasos en los cables: todo el retraso en los cables se lleva a la salida del elemento y se puede despreciar la dispersión de los retrasos en los cables después de una bifurcación. En este caso, los cables generalmente se excluyen de la consideración. La violación de la hipótesis de Muller conduce a la violación de la causalidad del comportamiento, que es la base lógica de la autosincronización. La causalidad requiere que cada evento en el sistema sea la causa de al menos otro evento (la propiedad indicadora de los sistemas autosincrónicos [2] ). En estructuras lógicas, a diferencia de los sistemas de transmisión, un cambio en el estado de un trozo de cable después de una bifurcación puede no conducir a la conmutación del elemento lógico y, por lo tanto, no estar indicado. En este caso, el trozo de alambre comienza a actuar como un elemento de memoria. Para combatir esto, es decir, para construir circuitos que no dependan de retrasos en los cables, es necesario usar disciplinas de conmutación especiales (que reducen la clase de circuitos implementados [112] ), o el uso de lógicas o topológicas especiales. construcciones, como bifurcaciones isócronas [ 113] [114] [115] o bifurcaciones de campo [116] [117] , que requieren la introducción de nuevas hipótesis y/o técnicas de diseño específicas de la tecnología. Este problema se exacerba a medida que aumenta la influencia de los retrasos en los cables y la propagación de estos retrasos. La gran mayoría de las metodologías de diseño modernas conducen a circuitos que son casi insensibles al retardo, es decir, circuitos en los que todas las ramas son lo suficientemente cortas y, por lo tanto, isócronas [118] [119] . El problema principal de la síntesis de circuitos asíncronos se formula de la siguiente manera [120] [121] . Se establece una especificación que simula un proceso real. Luego se analiza para revelar tanto las propiedades beneficiosas como las anómalas del proceso. Con base en los resultados del análisis, se modifica la especificación original para prevenir y/o eliminar anomalías. Según la nueva especificación modificada, se sintetiza un circuito cuyo comportamiento coincide con la especificación original. En [122] se proporciona una breve lista de métodos para analizar y sintetizar circuitos asíncronos basados en modelos de tipo de evento . El ciclo completo de uso de estos modelos en herramientas de desarrollo modernas se analiza en [123] . Los métodos de síntesis basados en la compilación de programas a partir de lenguajes de alto nivel, así como en la teoría de las huellas, se consideran en [124] [125] [126] .

Redes de Petri

Para modelar el comportamiento de los circuitos lógicos se suelen utilizar redes de Petri estables y seguras [44] . Sin embargo, dichas redes no pueden modelar los primeros resultados porque la activación de la transición se basa en el condicionamiento AND. Para describir el condicionamiento OR, la red debe ser insegura (más de un token en una posición). Una vez especificado el comportamiento del circuito, es necesario transformar la red de Petri en un diagrama de cambio (diagrama de Muller), que es un gráfico con vértices denotados por un vector de salidas de elementos estables y excitados. A continuación, debe asegurarse de que el diagrama resultante sea semimodular. De lo contrario, esto significa que la descripción inicial del esquema de la red de Petri está incompleta y se deben introducir eventos adicionales. Si el diagrama de cambios es semimodular, entonces es posible construir las funciones de excitación de los elementos a partir del diagrama de transición. Además, si estas funciones están en la lista de elementos de la base de la implementación, entonces todo está en orden. De lo contrario, debe introducir variables adicionales y, por lo tanto, cambiar la tarea original de tal manera que todas las funciones de los elementos correspondan a las funciones de la base de implementación. Este problema es muy complejo y su solución formal está lejos de ser una implementación óptima.

Gráficos de señales

Basado en redes de Petri, las transiciones en las que se etiquetan con nombres de señales. Se propusieron por primera vez en [131] y se describen con más detalle en dos enfoques diferentes en [132] y [133] . Mejor conocido ahora bajo el nombre de Inglés. Gráficos de transición de señal, STG [134] .

La clase STG más simple, STG/MG, corresponde a la clase de gráficos de red de Petri etiquetados. Estas son redes de Petri donde cada posición tiene como máximo una transición de entrada y una transición de salida. En un gráfico de este tipo, solo se pueden eliminar los marcadores de una posición a través de una sola transición que se aleja de ella, y una transición, una vez habilitada, solo se puede deshabilitar en el inicio real, por lo que una situación en la que A o B puede ocurrir, pero no ambos, no se puede manejar. . Tenga en cuenta que STG reemplaza gráficamente una transición etiquetada con su etiqueta, y se omiten las posiciones con una entrada y una salida. Los marcadores en estas posiciones bajas simplemente se colocan en el arco correspondiente. En STG, las etiquetas de transición contienen no solo el nombre de la señal, sino también el tipo particular de transición, ya sea ascendente ("+") o descendente ("-").

Por lo tanto, cuando se dispara la transición etiquetada con , la señal cambia de 0 a 1; cuando se dispara la transición marcada con , la señal cambia de 1 a 0. Las transiciones en las señales de entrada también se distinguen por un guión bajo. Para crear circuitos por STG, a menudo se requieren una o más restricciones: vida, confiabilidad, persistencia, asignación de estado consistente, asignación de estado único, transiciones de ciclo único. ${\ estilo de visualización a+}$ $a$ ${\ estilo de visualización a-}$ $a$

Un STG está vivo si, de todas las marcas disponibles, todas las transiciones pueden eventualmente dispararse.

STG es confiable si ninguna posición o arco puede contener más de un marcador.

STG es constante si para todos los arcos a* → b* (donde t* significa transición t+ o t-) hay otros arcos que garantizan que b* comienza antes de la transición opuesta a*.

El STG tiene una asignación de estado constante si las transiciones de la señal alternan estrictamente entre + y - (es decir, no puede volver al mismo estado).

Un STG tiene una asignación de estado única si no hay dos marcas STG diferentes que tengan significados idénticos para todas las señales.

Un STG tiene transiciones de un solo ciclo si cada nombre de señal en el STG aparece exactamente en una transición ascendente y descendente.

Cambiar diagramas

Los diagramas de cambio (CD ) [135] [136] [137] como los STG tienen nodos etiquetados en transiciones y arcos entre transiciones que definen secuencias de activación de transición permitidas. Los CD tienen tres tipos de arcos: precedencia fuerte, precedencia débil y precedencia fuerte no conectada, así como marcas iniciales, aunque los marcadores se colocan en transiciones de CD en lugar de posiciones. Los arcos de precedencia fuerte son similares a los arcos en STG y se pueden considerar arcos Y, ya que una transición no puede comenzar hasta que todos los arcos que apuntan a ella estén marcados con un marcador. Los arcos de precedencia débil son arcos OR, en los que una transición puede activarse siempre que se marque cualquier transición con un arco de precedencia débil. Tenga en cuenta que una transición no puede tener arcos fuertes y débiles al mismo tiempo. Cuando los arcos de precedencia fuertes o débiles provocan que se dispare una transición, en todos los arcos que apuntan a esa transición, el marcador se elimina y se coloca en todos los arcos que permiten que se dispare la transición. Debido a que una transición con arcos de precedencia débil que conducen a ella puede dispararse antes que todos los arcos que tienen marcadores, los arcos sin marcadores tienen bucles abiertos agregados para indicar la "deuda" de un marcador. Cuando el marcador llega a un arco con una deuda, el marcador y la deuda se anulan entre sí. Por lo tanto, si un marcador llega a cada arco de entrada de precedencia débil a un nodo (si ninguno de esos arcos está marcado inicialmente con marcadores o bucles abiertos), se disparará solo una vez y puede hacerlo tan pronto como llegue el primer marcador. Finalmente, los arcos de precedencia fuerte que se liberan son idénticos a los arcos de precedencia fuerte, excepto que después de la transición que conduce al lanzamiento, el arco ya no retiene el sistema (se considera que se elimina del CD). Por lo tanto, estos arcos se pueden usar para conectar un conjunto inicial de transiciones que no se repiten a un ciclo que se repite infinitamente.

Redes lógicas condicionales

Fueron propuestos por primera vez en [59] bajo el nombre de English. Causal Logic Nets, CLN para combinar los beneficios de las redes de Petri y los diagramas de cambio en la representación de diferentes formas de causalidad [60] .

Enfoque NCL

La abreviatura NCL significa Null Convention Logic e indica el uso del delimitador 00 . El enfoque NCL se propuso en [138] para bloques operativos que consisten predominantemente en lógica combinacional autotemporizada.

Los elementos NCL son un caso especial del elemento C generalizado, que viene dado por la descomposición de Shannon como , donde y son las funciones de establecimiento y reinicio. Si estas funciones son ortogonales, es decir, , entonces es isótono (unato positivo) por . Por lo tanto, es posible excluir, por lo que . NCL utiliza funciones de ajuste y restablecimiento de umbral que tienen un máximo de 4 variables. La NCL también utiliza 3 funciones sin umbral que pueden implementarse mediante varios elementos de la NCL. El enfoque complementario NCL+ utiliza el delimitador 11 . Hay una función de reinicio para NCL , pero varias funciones de configuración [139] [140] . Para NCL+, por el contrario, hay una función de configuración y varias funciones de reinicio [141] . El resultado de esto es una cierta simetría entre las implementaciones CMOS de los elementos NCL y NCL+ [142] , [143] . $x={\overline {x}}S(\mathbf {x} )\vee x{\overline {R}}(\mathbf {x} )$ ${\ estilo de visualización S (\ mathbf {x})}$ ${\overline {R}}(\mathbf {x} )$ $S(\mathbf {x} )R(\mathbf {x} )=0$ $S(\mathbf {x} )\leqslant {\overline {R))(\mathbf {x} )$ ${\ estilo de visualización x = f (\ mathbf {x})}$ $X$ $\overline{x}$ $x=S(\mathbf {x} )\vee x{\overline {R))(\mathbf {x} )$ $R(\mathbf {x} )={\overline {x_{1}\vee x_{2}\vee ...\vee x_{n}}},n\leqslant 4$ ${\displaystyle S(\mathbf {x} )=x_{1}x_{2}...x_{n))$

Tenga en cuenta que mucho antes en [1] se propuso un enfoque que utiliza, como NCL, chanclas en T de tipo especial . Tiene dos diferencias, la primera son circuitos en parafase y la segunda es una base funcionalmente completa. Una similitud entre los dos enfoques es la suposición de que los circuitos del elemento base son insensibles a los retrasos en los cables internos (suposición DI). Esto permite abordar la implementación de circuitos que no son sensibles a los retrasos en los cables de conexión entre los elementos. Sin embargo, las implementaciones de CMOS NCL son muy voluminosas, por ejemplo, el elemento TH24 consta de 28 transistores [143] . Esto puede violar la suposición DI, sin mencionar el AND-OR-NOT de 8 entradas en el módulo genérico del enfoque anterior [144] . Por lo tanto, el precio a pagar por la insensibilidad a los retrasos de los cables es la redundancia extrema, la baja velocidad y la confiabilidad insuficiente de los circuitos en las implementaciones de CMOS. También observamos que dado que las funciones de umbral son un subconjunto de las monótonas, ambos enfoques mencionados pueden considerarse como el desarrollo de esquemas secuenciales en elementos de umbral [145] [146] [147] [148] .

La construcción de bloques operativos en NCL se llama Cómputo de flujo . Estos bloques son osciladores conectados que realizan cálculos paralelos. Se utiliza un principio similar en los distribuidores bidimensionales [149] [150] [151] .

Supuestos de tiempo de retraso

A veces, el comportamiento dado no se puede implementar en el modelo de Muller (los retrasos de los elementos son ilimitados). Normalmente, este problema está relacionado con la base de implementación dada. La única solución en este caso es utilizar suposiciones de tiempo. Aquí hay algunos signos de tales comportamientos problemáticos:

La señal de entrada se conmuta dos veces seguidas, lo que da como resultado la conmutación de salida . En otras palabras, hay un fragmento en el comportamiento . Tal comportamiento no es realizable en ninguna base. Debe suponerse que la duración del pulso es suficiente para (al menos) dos conmutaciones de las señales internas. $a$ $X$ $a+\a-\ax+$ $a+\a-$
El requisito de implementar el circuito en una base homogénea monótona, por ejemplo, solo en elementos NAND. La interfaz especificada no se puede cambiar. Esto significa que está prohibido agregar nuevos eventos internos antes de los de entrada. En la base NAND, cada sincronización ocurre solo por eventos. La implicación de esto es que, en el comportamiento independiente, cada rama sucesiva debe comenzar y terminar con . La prohibición de agregar nuevos eventos antes de los de entrada (para comportamientos no autónomos) puede conducir a un desequilibrio de y . Si es mayor que , entonces el esquema no es realizable en la base NAND. Un ejemplo sería la implementación de un elemento C. $+$ $-$ $+$ $+$ $-$ $+$ $-$
Uso de elementos de reconocimiento completo (CA) [152] . Deje eventos de entrada e inicie ramas alternativas 1 y 2, respectivamente. Si hay un evento en la rama 2 , entonces el esquema no se puede realizar en los elementos CA [153] . ${\ estilo de visualización a+}$ ${\ estilo de visualización b+}$ ${\ estilo de visualización a+}$

Datos básicos y resultados

Los circuitos asíncronos pueden verse como una generalización del oscilador en anillo. Es decir, si las salidas del circuito se conectan a través del modelo del entorno externo con las entradas, el circuito comenzará a oscilar.
El separador (espaciador) está presente solo en los códigos autotemporizados (SS) de dos fases. Un código CC monofásico es un código con transiciones directas. No hay otros códigos CC monofásicos.
Implementación de funciones lógicas. Hasta ahora, el mejor enfoque genérico es la implementación cruzada [117] [154] . Toda función lógica de dos o más variables tiene carreras funcionales, que, en principio, no se pueden combatir. Sin embargo, en conjuntos comparables, la función unate está libre de razas funcionales. Por lo tanto, duplicamos el número de variables de entrada y reemplazamos el inverso de la variable con la variable independiente. Para que los conjuntos de entrada sean comparables, se necesita una disciplina de dos fases, en la que cada conjunto de trabajo se intercala con un espaciador (un separador que consta de todos ceros o todos unos). Dado que el espaciador es comparable con cualquier conjunto de trabajo, obtenemos que en una secuencia de entradas de dos fases, todos los conjuntos vecinos son comparables, lo cual es necesario para la ausencia de carreras funcionales. Las carreras lógicas permanecen (atributo de implementación). En este caso, la implementación cruzada ayuda. Se agrega un segundo canal de implementación que implementa la función inversa (el primer canal implementa la función en sí). Además, la implementación de este canal debe ser una implementación dual del canal principal. Con esta implementación, se reemplazan todos los inversores puros en cada canal por conexiones cruzadas, ya que cada salida de un elemento de un cierto nivel corresponde a la salida de un elemento en el mismo nivel del canal inverso. Estas dos salidas forman un par de códigos de parafase, lo que simplifica enormemente la construcción de un indicador para la lógica. En el caso de utilizar una disciplina bifásica con espaciador, una implementación bifásica en tecnología CMOS no conduce a un aumento en el número de transistores en comparación con la lógica monofásica sincronizada. Esto se debe al hecho de que los circuitos CMOS en el caso de una implementación monofásica contienen canales directos e inversos. Un análisis de la redundancia de los códigos de sincronización automática sugiere que para un circuito combinacional síncrono con entradas y salidas, debe existir un circuito asíncrono con entradas y salidas. Esta estimación corresponde a una implementación hipotética con un hardware adicional mínimo, es decir, en la práctica, el límite inferior no es alcanzable. $h$ $q$ $h+log_{2}(h)$ $q+log_{2}(q)$
Implementación de indicadores. Los canales para indicar los momentos de finalización de los procesos transitorios se construyen a base de T-flip-flops. Dado que el flip-flop G contiene un componente AND, el número de sus entradas es limitado. Por lo tanto, es necesario utilizar pirámides de G-flip-flops o sistemas de compresión en paralelo, lo que genera costos de equipo y un aumento del retardo en el circuito de visualización, lo que puede reducir drásticamente el rendimiento debido al trabajo en retardos reales. El uso de la propiedad de conductividad bidireccional del transistor MOS le permite construir un circuito indicador de dos etapas con un número prácticamente ilimitado de entradas y un consumo de equipo de 4 transistores por entrada indicada [155] [156] [154] .
Algunos dispositivos autosincrónicos se pueden implementar con un aumento insignificante de hardware en comparación con una implementación síncrona. Por ejemplo contadores (1974) y memoria (1986) [157] [158] [159] [160] .
Los circuitos independientes del retardo (DI [161] , envoltura de gomaespuma [162] ), que consisten en elementos con una sola salida, pueden contener solo inversores y elementos C, lo que no permite construir circuitos prácticos con suficiente flexibilidad [112] [163] . Es imposible construir G-trigger, RS-trigger, T-trigger completamente independientes del retardo [117] .
Cualquier esquema de distribución se puede implementar correctamente en elementos AND-NOT (OR-NOT) de dos entradas con una capacidad de carga de no más de dos. Cualquier circuito semimodular se puede implementar correctamente solo cuando estos elementos se usan juntos o cuando se usan elementos AND-OR-NOT de tres entradas. La cuestión de la implementación correcta de circuitos semimodulares solo en elementos NAND (OR-NOT) permanece abierta [2] [164] [165] . En la práctica, sin embargo, la base mínima no tiene mucho sentido debido a la alta complejidad de los circuitos resultantes. Con un aumento en los valores de los coeficientes de ramificación y con un aumento en la funcionalidad, los circuitos se vuelven más compactos. En la tecnología CMOS moderna, es recomendable utilizar elementos cuya complejidad no exceda 4I-4OR-NOT. No existe un circuito semimodular de elementos NAND que no sea sensible a retardos en al menos dos ramas de un cable conectado a la salida de un elemento para el cual los estados de este circuito están vivos [166] . Si el cable se ramifica, entonces esta es una función OR, por lo que en algún lugar debe indicar las señales en los cables de ramificación (condicionamiento OR). Todo lo anterior es cierto solo para una implementación de parafase, cuyo caso especial es la implementación de un elemento C solo en elementos NAND. La cuestión de la implementación de circuitos distributivos monofásicos solo en elementos NAND permanece abierta. Sin embargo, en el caso de un elemento C monofásico, se necesitan ambos tipos de elementos. De hecho, para implementar una fuerte causalidad en los frentes ascendentes, se necesita un elemento Y-NO, y en los descendentes, O-NO.
En el mismo cable, se puede transmitir una solicitud por voltaje y un reconocimiento por corriente. En este caso, para indicar los momentos de finalización de los procesos transitorios, es necesario utilizar sensores de la corriente consumida de los elementos CMOS. Sin embargo, tales sensores son difíciles de implementar y su rendimiento es insuficiente. Por lo tanto, la idea de una pantalla combinada no conduce a una simplificación del equipo en la práctica. Un ejemplo de un uso exitoso de esta idea es el método de transmisión de datos autosincrónica, donde cada bit se transmite por un cable [167] . Este método requiere solo cables para transmitir un código de bit binario en paralelo , y su rendimiento no es peor que cuando se transmiten datos a través de dos cables. $norte$ $n+2$
Los indicadores de terminación transitoria se pueden construir sobre la base de circuitos de umbral con múltiples salidas [168] .

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