Lógica Dinámica (Electrónica Digital)
La versión actual de la página aún no ha sido revisada por colaboradores experimentados y puede diferir significativamente de la versión revisada el 17 de abril de 2013; las comprobaciones requieren 9 ediciones .La lógica dinámica (o lógica sincronizada ) es una metodología para desarrollar circuitos combinacionales , en la que el circuito diseñado funciona en ciclos. Se implementa, en particular, utilizando tecnología CMOS . Utilizado en el diseño de circuitos integrados .
Terminología
Los términos "estático"/"dinámico" que se aplican a los circuitos combinacionales no deben confundirse con los mismos términos que se usan para referirse a dispositivos de almacenamiento como RAM dinámico (DRAM) o estático (SRAM) ( RAM ).
Cuando se hace referencia a un tipo de lógica, se suele utilizar el adjetivo " dinámico " para indicar una metodología de desarrollo, como " CMOS dinámico " [1] o " SOI dinámico " [2] .
El uso del término " lógica dinámica " es preferible al término " lógica sincronizada " ("reloj" de " reloj "), ya que permite definir claramente el límite entre esta metodología y la metodología de la " lógica estática ". Además, el término " lógica sincronizada " es sinónimo del término " lógica secuencial ", por lo que su uso en el sentido de " lógica dinámica " no es deseable.
Historia
La lógica dinámica fue popular en la década de 1970, pero más recientemente ha resurgido el interés debido al desarrollo de la electrónica digital de alta velocidad, en particular los microprocesadores .
Cómo funcionan los circuitos
Un circuito con lógica estática o dinámica implementa una función booleana (por ejemplo, “ NAND ”). La señal recibida de las salidas del circuito es el resultado de aplicar una función booleana a la señal que llega a las entradas del circuito.
Lógica estática
En un circuito con " lógica estática " en cualquier momento, cada salida del elemento del circuito a través de un camino ( conductor ), que tiene una resistencia baja , se conecta:
- ya sea con un bus de alimentación ;
- o con un autobús común.
La lógica estática no tiene una frecuencia de reloj mínima: el reloj se puede detener indefinidamente. Esto proporciona dos beneficios:
- la capacidad de detener el sistema en cualquier momento (simplificación de la depuración y prueba, la capacidad de paso a paso );
- la capacidad de operar el sistema a frecuencias de reloj muy bajas (mayor tiempo de operación con la misma capacidad de batería).
En particular, aunque muchos procesadores populares usan lógica dinámica [3] , solo los procesadores con un núcleo estático diseñado en tecnología CMOS estática son adecuados para su uso en satélites espaciales debido a su mayor resistencia a la radiación [4] .
En la mayoría de los tipos de lógica que se pueden definir como "estática", siempre hay un mecanismo para hacer que la salida del elemento lógico sea alta o baja. En muchos tipos de lógica de uso común, como TTL o CMOS , este principio se puede reformular diciendo que siempre hay una ruta de baja resistencia entre la salida del elemento y uno de los rieles de la fuente de alimentación . Una excepción es el caso de las salidas de alta impedancia , donde no siempre se forma dicho camino. Sin embargo, incluso en este caso, se supone que el circuito lógico se usa como parte de un sistema más complejo en el que algún mecanismo externo generará el voltaje de salida , por lo que dicho circuito no es diferente de la lógica estática.
Lógica dinámica
En un circuito con " lógica dinámica ", los elementos trabajan en ciclos y se pueden distinguir dos periodos de tiempo:
- fase de precarga : el período de tiempo durante el cual la señal del reloj tiene un nivel de voltaje bajo;
- la fase de evaluación es el período de tiempo durante el cual la señal del reloj tiene un nivel de voltaje alto.
Durante la fase de precarga , los elementos del circuito capacitivo de alta impedancia se cargan [5] .
Durante la fase de evaluación , las células capacitivas se descargan (se consume la carga almacenada).
Normalmente, una señal de reloj se utiliza para sincronizar las transiciones de estado en la lógica secuencial . Otras metodologías para implementar circuitos combinacionales no requieren una señal de reloj.
En la lógica dinámica , no siempre hay un mecanismo para hacer que la salida sea alta o baja. En la versión más común de este concepto, los niveles de voltaje alto y bajo en la salida del elemento se forman durante diferentes fases de la señal del reloj . La lógica dinámica requiere el uso de una frecuencia de reloj lo suficientemente alta para que la capacitancia utilizada para generar el estado de salida del elemento lógico no tenga tiempo de descargarse durante la fase de evaluación .
La mayoría de los dispositivos electrónicos que funcionan a velocidades de reloj superiores a 2 GHz requieren una lógica dinámica, aunque algunos fabricantes, como Intel , han cambiado por completo a la lógica estática para reducir el consumo de energía [6] .
Ventajas y desventajas
Ventajas de los circuitos lógicos dinámicos (en comparación con los circuitos lógicos estáticos) [2] :
- menos transistores . La implementación de la lógica CMOS estática con fanout de entrada N requiere 2 N transistores. En lógica dinámica, el número de transistores es significativamente menor: N + 2;
- mayor velocidad Las puertas lógicas tienen una mayor velocidad de conmutación, lo que se explica por la menor capacidad de carga generada por el menor número de transistores . Además, el elemento dinámico no tiene corriente de cortocircuito ;
- Los elementos ocupan menos espacio en el chip.
La lógica dinámica es más difícil de diseñar, pero puede ser la única opción si se requiere alta velocidad.
Desventajas de los circuitos con lógica dinámica (en comparación con los circuitos basados en lógica estática) [2] :
- complejidad del diseño;
- gran disipación de potencia. En general, la lógica dinámica aumenta considerablemente el número de transistores de conmutación simultánea , lo que aumenta el consumo de energía en comparación con la lógica estática [6] ;
- si la frecuencia del reloj es demasiado baja, la salida caerá rápidamente y el circuito dejará de funcionar.
Ejemplo
Como ejemplo, considere la implementación del elemento " NAND " en lógicas estáticas y dinámicas.
Implementación del elemento " NAND " en la lógica estática CMOS .
El esquema anterior implementa la función lógica "Y-NO":
o
Si ambas entradas A y B tienen un nivel de voltaje alto , la salida Out se conectará al bus común Vss y será de bajo voltaje.
Si una de las entradas A y B está en nivel bajo, la salida Out se conectará al bus de alimentación Vdd y estará en nivel alto.
Es importante que en todo momento la salida esté conectada o bien a la fuente de alimentación Vdd y tenga un nivel de tensión alto, o bien al common rail Vss y tenga un nivel de tensión bajo.
Considere la implementación del elemento " NAND " en lógica dinámica.
Durante la fase de precarga:
- se aplica un alto nivel de voltaje a la salida, independientemente del estado de las entradas A y B ;
- se carga el condensador , que es la capacidad de carga de este elemento lógico;
- en la salida X no puede ocurrir un nivel de voltaje bajo , ya que el transistor conectado al bus común está cerrado.
Durante la fase de evaluación:
- la señal del reloj tiene un nivel de voltaje alto;
- si ambas entradas A y B tienen un nivel de voltaje alto, la salida X se conectará a un bus común y tendrá un nivel de voltaje bajo;
- de lo contrario, la salida X tendrá un nivel de voltaje alto debido a la energía almacenada en la capacitancia de carga;
- una vez descargado el condensador, no se puede volver a cargar hasta la siguiente fase de precarga. Por lo tanto, las entradas de la puerta pueden cambiar como máximo una vez durante la fase de evaluación.
Véase también
Notas
- ↑ Bruce Jacob, Spencer Ng, David Wang. Sistemas de memoria : caché, DRAM, disco - Morgan Kaufmann, 2007. - ISBN 978-0-12-379751-3 .
- ↑ 1 2 3 Andrew Marshall, Sreedhar Natarajan. Diseño SOI: técnicas analógicas, de memoria y digitales . - Springer, 2002. - ISBN 978-0-7923-7640-8 .
- ↑ AnandTech: comprensión del microprocesador celular . Consultado el 24 de septiembre de 2012. Archivado desde el original el 19 de septiembre de 2012.
- ↑ AMSAT-DL: "¡Sin RISC, no hay diversión!" Archivado el 13 de abril de 2013 en Wayback Machine por Peter Gülzow.
- ↑ Jean M. Rabai, Ananta Chandrakasan, Borivoj Nikolic. Circuitos integrados digitales. Metodología de Diseño = Circuitos Integrados Digitales. - 2ª ed. - M. : Williams , 2007. - 912 p. — ISBN 0-13-090996-3 .
- ↑ 1 2 AnandTech - The Dark Knight: Intel's Core i7 . Consultado el 24 de septiembre de 2012. Archivado desde el original el 4 de junio de 2009.
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