Conversión directa ADC

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Los convertidores analógicos a digitales de conversión directa ( ing. flash ADC, direct-conversion ADC ) son los más rápidos de los ADC , pero requieren grandes costos de hardware [1] .

ADC de conversión directa totalmente paralelos (flash)

ADC de conversión directa en paralelo (Flash)

El costo del hardware es igual a los comparadores, donde n es el número de bits ADC. Un ADC de 8 bits con niveles de muestreo requeriría comparadores. $2^{n}-1$ ${\ estilo de visualización 2 ^ {8} = 256}$ ${\ estilo de visualización 2^{8}-1=255}$

Composición

Los componentes de un ADC de conversión directa son comparadores , un codificador y un registro .

Cómo funciona

El principio de funcionamiento de un ADC de conversión directa completamente paralelo es que todos los comparadores paralelos con un voltaje de referencia menor que el nivel de la señal de entrada se cambian a "1", y todos los comparadores paralelos con un voltaje de referencia mayor que el nivel de la señal de entrada permanecen en el estado "0". El codificador recodifica el código unario codificado en binario recibido (Binary Coded Unary, BCU) en un código para su transmisión a otros dispositivos.

Historia

El primer ADC de conversión directa documentado era parte de un sistema de facsímil electromecánico descrito en una patente de Paul M. Rainey de 1921 [2] .

Un avance significativo en la tecnología ADC de alta velocidad en la década de 1940 fue el tubo de codificación de haz de cátodo desarrollado en Bell Labs . El tubo descrito por RW Sears era capaz de alcanzar hasta 96 kSPS con una resolución de 7 bits [3] .

En las décadas de 1950 y 1960, se construyeron ADC de conversión directa con una resolución de hasta 4 bits (15 amplificadores operacionales) utilizando tubos de vacío y transistores . También hubo modelos en diodos de túnel .

Pronto quedó claro que los ADC de conversión directa tenían las tasas de muestreo más altas en comparación con otras arquitecturas, pero el problema con su implementación era que los comparadores eran extremadamente voluminosos cuando se usaban tubos de vacío y muy grandes cuando se usaban circuitos de transistores discretos.

En 1964, Fairchild lanzó los primeros circuitos integrados comparadores µA711/712, diseñados por Bob Widlar .

Con la llegada de estos bloques para construir comparadores y la disponibilidad de circuitos integrados lógicos TTL y ECL, Computer Labs, Inc. lanzó el VHS-630 (6 bits, 30 MSPS en 1970) y el VHS-675 (6 bits, 75 MSPS en 1975) ADC de rack discreto de conversión directa de 6 bits [4]

Los circuitos integrados ADC de conversión directa con resoluciones de hasta 10 bits prácticamente ahora están disponibles, pero generalmente son de 6 u 8 bits. Su tasa de muestreo más alta puede alcanzar 1 GHz (en su mayoría se fabrican con tecnología de arseniuro de galio y disipan varios vatios de potencia), con un ancho de banda de señal de entrada superior a 300 MHz.

Conversión directa ternaria ADC completamente paralelos

Junto con los ADC binarios de conversión directa totalmente paralelos, también es posible construir ADC ternarios de conversión directa totalmente paralelos [5] .

El costo del hardware son los comparadores, donde n es el número de trits de ADC , y una conversión de 5 trits con niveles de muestreo requeriría un comparador. ${\ estilo de visualización 3^{n}-1}$ ${\ estilo de visualización 3 ^ {5} = 243}$ ${\ estilo de visualización 3^{5}-1=242}$

ADC de conversión directa paralelo-serie (subrango, segmentado)

ADC de conversión directa de subrango canalizado (Flash) [6]

Reducen ligeramente el rendimiento, pero permiten reducir el número de comparadores a , donde n es el número de bits del código de salida y k es el número de ADC de conversión directa en paralelo, pero esto requiere la adición de sustractores-amplificadores. Los costos de hardware son iguales a los comparadores para el amplificador operacional + sustractores-amplificadores para el amplificador operacional. Con 8 bits (n=8) y 2 ADC (k=2), necesitará 30 comparadores por amplificador operacional y un amplificador restador por amplificador operacional, es decir, un total de 31 amplificadores operacionales. Se utilizan dos (k=2) o más pasos de subbanda. Con k = 2, el convertidor se llama Half-Flash (Subranging) ADC . $k\cdot 2^{n/k}-1$ $k-1$
$k\cdot (2^{n/k}-1)$ $k-1$ $=k\cdot (2^{n/k}-1)+k-1$ $k\cdot (2^{8/2}-1)=$ ${\ estilo de visualización k-1 = 2-1 = 1}$

En las aplicaciones actuales, donde se requieren tasas de muestreo superiores a 5 MSPS - 10 MSPS, domina la arquitectura de los ADC de subbanda canalizados. Aunque la arquitectura flash (totalmente paralela) dominó el mercado de IC ADC de video de 8 bits en la década de 1980 y principios de la década de 1990, la arquitectura segmentada está reemplazando cada vez más a los ADC flash en las aplicaciones actuales. Hay algunos convertidores flash de arseniuro de galio (GaAs) de alta potencia con frecuencias de muestreo superiores a 1 GHz, pero su resolución está limitada a 6 u 8 bits. Sin embargo, el convertidor flash sigue siendo un componente básico popular para los ADC canalizados de alta resolución.

Los ADC de conversión directa canalizados tienen su origen en la arquitectura de subbanda, que se utilizó por primera vez en la década de 1950 para reducir la cantidad de componentes y el consumo de energía en los ADC de tubo de vacío y diodo de túnel flash.

En 1966, Kinniment y otros propusieron la arquitectura ADC recirculante [7] . Esta arquitectura utiliza un solo ADC paralelo de subrango de conversión directa.

ADC de conversión directa completamente en serie

ADC de conversión directa totalmente secuencial Los ADC de conversión directa totalmente
secuencial (k=n) son más lentos que los ADC de conversión directa en paralelo y ligeramente más lentos que los ADC de conversión directa en serie paralelo. Reduzca la cantidad de amplificadores operacionales a , donde n es la cantidad de bits del código de salida y k es la cantidad de pasos de conversión directa (la cantidad de comparadores). $n\cdot (2^{n/n}-1)+n-1=n\cdot (2^{1}-1)+n-1=2n-1$

El tiempo de conversión de un ADC completamente serial binario de conversión directa es: n*t comparador +(n-1)*(t sustractor-multiplicador +t interruptor analógico )
$n\cdot t_{compar}+(n-1)\cdot (t_{sub-mult}+t_{key})=$
$=n\cdot t_{OA}+(n-1)\cdot (t_{OA}+t_{clave})=$
${\displaystyle =(2n-1)\cdot t_{OA}+(n-1)\cdot t_{clave))$

Para un ADC de 8 bits con niveles de muestreo, se requieren 15 amplificadores operacionales: 8 comparadores por amplificador operacional y 7 restadores-multiplicadores por 2 por amplificador operacional [8] . ${\ estilo de visualización 2 ^ {8} = 255}$

ADC totalmente seriales de conversión directa ternaria

Reduzca el número de amplificadores operacionales a , donde n es el número de trits de código de salida y k es el número de pasos de conversión directa (número de comparadores ternarios ). Por ejemplo, un ADC de 2 trit con niveles de muestreo [9] requeriría 5 amplificadores operacionales: 2x2=4 amplificadores operacionales en 2 comparadores ternarios de 2 amplificadores operacionales cada uno y 1 restador-multiplicador de 3 por amplificador operacional. Un ADC binario de 3 bits en los mismos 5 amplificadores operacionales contiene 3 comparadores por amplificador operacional y 2 multiplicadores de sustracción por 2 por amplificador operacional y solo tiene niveles de muestreo. $n\cdot (3^{n/n}-1)+n-1=n\cdot (3^{1}-1)+n-1=3n-1$
$3^{2}=9$ $2^{3}=8$

El tiempo de conversión de un ADC de serie completa de conversión directa ternaria es: n*t comparador +(n-1)*(t sustractor-multiplicador +t interruptor analógico )
$n\cdot t_{compar}+(n-1)\cdot (t_{sub-mult}+t_{key})=$
${\displaystyle =(2n-1)\cdot t_{OA}+(n-1)\cdot t_{clave))$

A las 5 DT: el tiempo de conversión del
ADC binario es: el tiempo de conversión del ADC ternario es: es decir, menor que el ADC binario.
${\displaystyle (2\cdot 3-1)\cdot t_{OA}+(3-1)\cdot t_{key}=5\cdot t_{OA}+2\cdot t_{key))$

${\displaystyle (2\cdot 2-1)\cdot t_{OA}+(2-1)\cdot t_{key}=3\cdot t_{OA}+t_{key))$
${\displaystyle 2\cdot t_{OA}+t_{tecla))$

Los ADC ternarios de este tipo son aproximadamente 1,5 veces más rápidos que los ADC binarios del mismo tipo comparables en términos de cantidad de niveles y costos de hardware [10] .

De ello se deduce que los ADC completamente paralelos de conversión directa ternaria son más rápidos, más precisos y más baratos que los ADC completamente paralelos binarios de conversión directa.

Véase también

Notas

↑ Dispositivos analógicos. Arquitecturas ADC I: El convertidor Flash por Walt Kester. Figura 4 . Fecha de acceso: 18 de enero de 2018. Archivado desde el original el 27 de enero de 2018. (indefinido)
↑ Dispositivos analógicos. Arquitecturas ADC I: El convertidor Flash por Walt Kester. Figura 6 . Fecha de acceso: 18 de enero de 2018. Archivado desde el original el 27 de enero de 2018. (indefinido)
↑ Dispositivos analógicos. Arquitecturas ADC I: El convertidor Flash de Walt Kester. Figura 7 . Fecha de acceso: 18 de enero de 2018. Archivado desde el original el 27 de enero de 2018. (indefinido)
↑ Dispositivos analógicos. Arquitecturas ADC I: El convertidor Flash por Walt Kester. Figura 8 . Fecha de acceso: 18 de enero de 2018. Archivado desde el original el 27 de enero de 2018. (indefinido)
↑ ADC paralelo ternario de conversión directa, 2 trit (enlace no disponible) . Fecha de acceso: 19 de enero de 2018. Archivado desde el original el 19 de enero de 2018. (indefinido)
↑ Dispositivos analógicos. ADC Architectures V: ADC de subrango canalizados por Walt Kester. . Consultado el 20 de enero de 2018. Archivado desde el original el 27 de enero de 2018. (indefinido)
↑ Dispositivos analógicos. ADC Architectures V: ADC de subrango canalizados por Walt Kester. Figura 12 . Consultado el 20 de enero de 2018. Archivado desde el original el 27 de enero de 2018. (indefinido)
↑ ADC de conversión directa, serie, 3 bits . Archivado el 18 de enero de 2018 en Wayback Machine .
↑ ADC de conversión directa, completamente en serie, 2-Tit Archivado el 21 de enero de 2018 en Wayback Machine .
↑ ADC en serie de conversión directa bipolar asincrónica Trinity de 4 trit. Versión 6. Archivado desde el original el 21 de julio de 2011.