SPARC T4 | |
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UPC | |
Producción | 2011 |
Fabricante | |
Frecuencia de la CPU | 2,85-3,0 GHz |
Producción tecnológica | 40 nm µm |
Conjuntos de instrucciones | SPARC V9 |
Numero de nucleos | ocho |
caché L1 | 8× 16+16 KB |
caché L2 | 8×128 KB |
caché L3 | 4 MB |
conector | |
Núcleos |
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SPARC T4 es un microprocesador de varios núcleos y subprocesos múltiples con el conjunto de instrucciones SPARC V9 , lanzado por Oracle en 2011. Se caracteriza por un alto nivel de subprocesos múltiples: hay 8 núcleos en un chip, cada uno de los cuales es capaz de ejecutar hasta 8 subprocesos . Sucesor del procesador SPARC T3 . Se convirtió en el primer procesador de arquitectura SPARC en utilizar la ejecución desordenada de operaciones con enteros [1] . Cada núcleo tiene una implementación de hardware de procesamiento de coma flotante y un bloque de operaciones criptográficas. Frecuencia del procesador de 2,85 GHz a 3,0 GHz, fabricado con tecnología TSMC [2] de 40 nm , área de matriz de 403 mm². En agosto de 2012, se presentó el procesador sucesor SPARC T5 .
Un procesador octa-core de 40 nm y 2,5 GHz apareció en los planes públicos de Sun en 2009, con el nombre en código Yosemite Falls , con una fecha de lanzamiento prevista para finales de 2011. Según el portal en línea The Register , el chip podría haber sido llamado "T4", reemplazando al procesador SPARC T3 . [3] . Se planeó utilizar la nueva microarquitectura "VT Core". Los planes para construir Yosemite Falls se mantuvieron después de la adquisición de Sun por parte de Oracle Corporation a principios de 2010. [4] En diciembre de 2010, un portavoz de Oracle confirmó que el desarrollo del procesador T4 estaba en curso. [5] [6]
En 2011, en la conferencia Hot Chips -23, se presentó oficialmente el procesador [7] .
Los núcleos del procesador se denominan "S3". Cada núcleo contiene un bloque de ALU enteras con la capacidad de ejecutar simultáneamente dos instrucciones ( ing. problema dual ), la longitud de su canalización es de 16 etapas; ALU de coma flotante canalizada de 11 etapas. Ambos bloques muestran mejoras con respecto a los núcleos "S2" anteriores utilizados en el procesador SPARC T3 . Cada núcleo tiene cachés L1 (16 KB para datos y 16 KB para instrucciones) y un caché L2 de 128 KB. Los kernels también tienen un mecanismo de priorización de subprocesos (utilizado a través de la "API de subprocesos críticos" ) que permite que todos los recursos del kernel se asignen a un solo subproceso. [2] En relación con T3, se ha incrementado el número de instrucciones para trabajar con funciones criptográficas. [6] La caché L3 es compartida por los ocho núcleos y tiene un tamaño de 4 MB. El número de transistores en el procesador es de aproximadamente 855 millones [2] .
Las primeras muestras del chip funcionaban a una frecuencia de 2,85 GHz; en los sistemas de servidor de las primeras versiones ya se utilizan versiones del procesador con una frecuencia de reloj de hasta 3,0 GHz [8] .
El procesador T4 se presentó al público como parte de los servidores de la serie Oracle SPARC T4 en septiembre de 2011. [9]
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